High-NA EUV为什么先从DRAM破局

研报来源：Bernstein《ASML: High-NA EUV cost deep dive - lifting PT to €2300 on rising litho intensity》，发布日期为2026年7月6日，全文33页。本篇基于全文梳理，重点关注High-NA EUV成本、DRAM与逻辑芯片采用节奏、光刻强度变化和ASML收入结构。

图1：原报告第1页。报告首页与High-NA EUV核心判断。来源：Bernstein Research。

High-NA EUV是先进制程里最贵、最难、也最容易被误解的设备变量。Bernstein这份报告的价值在于，它没有只讲“技术更先进”，而是把High-NA EUV在DRAM和逻辑芯片中的经济性拆开：同样是更高分辨率，DRAM因为芯片尺寸更小、掩膜需求更少，可能先跑通成本账；逻辑芯片则要等可用率、吞吐量和拼接成本继续改善。

一、四个核心结论

1. High-NA EUV的核心价值是减少多重图形化步骤

报告事实： 报告第4页显示，High-NA EUV将数值孔径从0.33提升至0.55，在13.5nm波长不变的情况下，把分辨率从约13nm提升至约8nm，并允许更小图形间距。报告同时展示，EXE可用率目标为2026年四季度达到90%，并在五年内向成熟NXE:3600机队约95%的表现靠拢。

机构观点： Bernstein认为，High-NA EUV不是单纯“更贵的设备”，而是通过减少多重曝光、刻蚀、沉积和清洗步骤，改变先进制程成本结构。

编辑判断： 先进制程的成本不是只由单台设备价格决定。若High-NA EUV能减少多重图形化次数，它会把部分非光刻成本转移到光刻环节。对ASML来说，这意味着光刻在晶圆厂资本开支中的占比可能继续上升。

图2：原报告第4页。High-NA EUV光学结构、EXE停机拆分和可用率目标。来源：Company reports、Bernstein analysis。

2. DRAM比逻辑芯片更容易先采用High-NA

报告事实： 报告第1页指出，DRAM芯片面积较小，通常只需1张掩膜；逻辑芯片面积更大，很多情况下需要2张掩膜并涉及拼接。掩膜切换会让吞吐量从175 WpH下降至135 WpH，降幅约23%。

机构观点： Bernstein认为，High-NA EUV在DRAM上的曝光成本更低、更容易证明经济性，因此DRAM更可能在2027年前后、1d节点率先采用。

编辑判断： 这解释了为什么“先进设备采用”不能只看最先进逻辑制程。DRAM虽然单价低于高端逻辑芯片，但图形化需求、芯片尺寸和层数变化，使它可能成为High-NA EUV商业化更早的落点。

图3：原报告第5页。High-NA EUV半场曝光、拼接和吞吐量影响示意。来源：Bernstein analysis。

3. 逻辑芯片采用仍有路径，但要等成本曲线下降

报告事实： 报告第6页测算，2025年High-NA一张掩膜曝光成本约为Low-NA的2.4倍，两张掩膜情况下约为3.1倍；到2030年，这一差距有望分别收窄至约1.9倍和2.1倍。报告第10页认为，Intel可能是首个逻辑High-NA采用者，时间点约在2028年；TSMC可能更慢，但仍有望在2030年前后采用。

机构观点： 机构认为，逻辑芯片并非不会采用High-NA，而是需要等工具可用率、吞吐量和复杂图形化替代收益达到更合理平衡。

编辑判断： 逻辑制程的High-NA采用更像“成本曲线问题”，不是“技术可不可用”的问题。只要Low-NA双重或多重图形化的复杂度继续上升，High-NA即使单次曝光更贵，也可能在总工艺成本上变得合理。

图4：原报告第6页。High-NA EUV相对Low-NA EUV的曝光成本测算。来源：Bernstein analysis。

4. 光刻强度上升，是ASML长期收入弹性的关键

报告事实： 报告第12页显示，DRAM光刻强度预计从1z节点约19%-20%提升至1d节点约30%；逻辑芯片光刻强度在N2/A14阶段约32%，到A10阶段可能再度上升。报告第15页预计，ASML未来五年收入复合增速约20%，到2030年收入达到约800亿欧元。

机构观点： Bernstein认为，AI推动先进逻辑和DRAM容量扩张，叠加High-NA采用，会提升光刻强度并支撑ASML收入增长。

编辑判断： ASML的核心变量不是单台设备卖得多贵，而是先进制程中“光刻占总成本的比例”能否持续提高。如果High-NA替代更多非光刻步骤，ASML在半导体资本开支中的价值份额会扩大。

图5：原报告第12页。DRAM和逻辑芯片不同节点的光刻强度变化。来源：Bernstein analysis。

二、行业影响

这份报告对半导体设备产业的启发，是High-NA EUV商业化顺序可能不同于直觉。最先进逻辑不一定最早全面采用，DRAM因为版图和工艺经济性，反而可能先成为突破口。

对晶圆厂而言，High-NA EUV的引入意味着工艺路线、掩膜策略、产能爬坡和良率管理都要重算。对设备企业而言，光刻强度上升会提升ASML的话语权，也会改变刻蚀、沉积、清洗等非光刻环节的价值分布。

三、机会、约束与风险

• 机会： DRAM先进节点、AI存储需求、逻辑先进制程复杂化，都可能推动High-NA EUV采用和光刻强度上升。
• 约束： High-NA当前仍面临可用率、吞吐量、半场曝光、拼接和成本问题，逻辑芯片采用节奏可能慢于乐观预期。
• 风险： 报告属于卖方研究，包含设备出货、收入和盈利预测；若AI资本开支放缓、晶圆厂延后先进制程投资、High-NA可用率改善不及预期或替代工艺路线出现，相关判断可能需要下修。

结语

High-NA EUV的关键问题，不是“技术是否先进”，而是“在哪些场景中先具备经济性”。Bernstein这份报告给出的答案很清晰：DRAM可能先跑通，逻辑芯片随后跟进，ASML受益于光刻强度上升。后续真正值得跟踪的，是DRAM 1d节点采用进度、EXE工具可用率、每小时晶圆吞吐量和逻辑芯片拼接成本改善。

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